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  • カテゴリ:一般
  • 発売日:2020/10/09
  • 出版社: 共立出版
  • サイズ:26cm/421p
  • 利用対象:一般
  • ISBN:978-4-320-12463-9
  • 国内送料無料
専門書

紙の本

SystemVerilog入門 設計・仕様・検証のためのハードウェア記述言語

著者 篠塚 一也 (著)

SystemVerilogの言語の持つ意味から実践で使用するための知識までを習得できる入門書。Verilogとの差異、設計および検証作業で必要となる基本的な機能を中心に解...

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SystemVerilog入門 設計・仕様・検証のためのハードウェア記述言語

税込 7,260 66pt

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商品説明

SystemVerilogの言語の持つ意味から実践で使用するための知識までを習得できる入門書。Verilogとの差異、設計および検証作業で必要となる基本的な機能を中心に解説する。【「TRC MARC」の商品解説】

 SystemVerilogの最新仕様は,2018年2月21日に規格IEEE Std 1800-2017(以降,LRMと略称)として公開され,実質的にSystemVerilogの時代が到来したと言えます。LRMは多くの研究者,技術者による長年の努力の賜物として完成された1300ページにも及ぶ大作です。一方,LRMは標準規格であるが故に,ハードウェアを設計・検証する技術者の誰もが一度は目を通さなければならない言語仕様書です。然し,その必要性にもかかわらず,LRMは容易に理解できる英文で記述されているとは言えません。
 本書は,誰もがLRMを誤解なく解釈する事ができる様に基礎知識を提供します。即ち,本書は,SystemVerilogの根幹を成す基本機能,及び難解と考えられる機能を重点的,且つ徹底的に解説し,SystemVerilogを実践に適用する際に必要とされる準備を完全に確立します。
 本書は,SystemVerilog全般に関する基礎知識とその応用としてのRTLデザインのモデリングと検証の仕方の解説を含んでいるので,初心者,設計者,及び検証技術者に適しています。特に,データタイプ,クラス,インターフェースクラス,インターフェース,クロッキングブロック,並列処理タイミング制御,プロセス間通信機能,ランダムスティミュラス生成等に関する解説が含まれているので,設計分野だけでなく検証分野に関する知識も習得する事ができる他に類のない資料です。【商品解説】

目次

  • 第1章 概要
  • 1.1 SystemVerilogの歴史
  • 1.2 SystemVerilog概要
  •   1.2.1 言語としてのSystemVerilog
  •   1.2.2 設計言語としてのSystemVerilog
  •   1.2.3 検証言語としてのSystemVerilog
  • 1.3 本書でのシンタックス記述法
  • 1.4 SystemVerilog言語ルール
  • 1.5 コンパイルとエラボレーション
  • 1.6 宣言と定義

著者紹介

篠塚 一也

略歴
〈篠塚一也〉名古屋大学理学研究科数学修士課程修了。(有)アートグラフィックスEDA開発部アーキテクト。著書に「SystemVerilogによる検証の基礎」など。

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